谷歌AI新进展！芯片设计布局时间可缩短至6小时

日前，谷歌公布了用人工智能提升芯片设计速度的研究结果，发表论文刊登于Nature上。

该篇名为《一种用于加速芯片设计的布局规划方法》论文研究证明，一种基于深度学习的芯片布局规划方法自动生成的平面图，在包括功耗、性能和芯片面积等关键参数指标上，都优于或与人类芯片设计师所设计的规划图效果相当。人类工程师完成这项工作需要数月时间，而人工智能仅花费6小时就能达到相同的效果。

这并不是谷歌人工智能团队首次将人工智能用于加速芯片设计布局规划上，早在一年前，由谷歌人工智能负责人Jeff Dean领衔的团队就已经发表过一篇预印版论文提到这项技术。此次发布在Nature上的论文，是对该项技术进行微调之后的研究结果。

根据论文的描述，谷歌已将该技术用于下一代Google张量处理单元（TPU）加速器产品中，有望为今后每一代计算机芯片迭代节省数千小时人力。

如何让芯片设计更加高效一直是芯片设计工程师致力研究的命题。上世纪80年代，电子设计自动化（EDA）的诞生就是一个成功案例，开发人员利用计算机辅助设计软件（CAD），完成超大规模集成电路的功能设计、综合、验证、物理设计等复杂流程，以取代之前的人力手工设计。

在芯片布局规划方面，需要在几十到数百平方毫米的微芯片上，布局内存、逻辑系统以及计算单元等几十个模块，在严格的约束条件下用细导线将各个模块起来，同时实现更加优化的性能。经过50多年的研究，科学家们提出过基于区分的方法、随机/爬山方法以及解析解算器三大类方法，但最终都无法达到或超越人类工程师的布局水平，以至于芯片布局规划到目前为止依然未实现自动化，依赖人类工程师手工迭代数月完成。

具体而言，当下在进行芯片布局规划时，人类工程师需要使用工商业EDA工具迭代数月，将芯片网表的寄存器传输级（RTL）描述作为输入，在芯片画布上手动放置并等待72小时，让EDA工具评估若干模块的放置是否处于最佳位置。

在这一基础上人类设计师要么得出设计标准达到目标的结论，生成一个更新的层级平面图进行评估，要么得向上游 RTL 设计师提供反馈，然后上游 RTL 设计师修改低级代码以使放置任务更容易。

谷歌团队提出的深度强化学习方法，是一种具有泛化能力的芯片布局方法，通过领域自适应策略，跨芯片进行推广，能够自行从经验中学习，使芯片布局设计能力更快更好。

Nature认为，谷歌这一研究能够大大缩短芯片设计所需时间，帮助供应链，但技术专长必须广泛共享，以确保公司生态全球化。另外产业也必须确保节省时间的技术不会赶走核心技术人才。

论文链接： https://www.nature.com/articles/s41586-021-03544-w

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