竞争加剧，台积电未雨绸缪

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竞争加剧，台积电未雨绸缪

半导体产业纵横

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面对三星的追赶，台积电也是压力山大，不进则退。

竞争加剧，台积电未雨绸缪

图片来源@视觉中国

文｜半导体产业纵横

6月30日，三星电子正式宣布采用GAAFET架构的3nm制程芯片进入量产阶段。

不出意外的话，台积电的FinFET架构3nm芯片将于今年下半年开始量产。

不过，虽然在同一年内实现量产，但市场反响有很大差别，特别是在客户方面，业界普遍不看好三星。

三星未公布首发客户和产能规划情况，但有报道称其3nm客户包括中国虚拟货币挖矿机芯片厂PanSemi和手机芯片大厂高通，但高通会视情况进行投片。

台积电则呈现众星捧月的态势，苹果应该还是台积电最大客户，来自苹果供应链的消息，采用台积电3nm芯片的首款产品可能是M2 Pro处理器，明年，新款iPhone专用A17应用处理器，以及M2、M3系列处理器，都会导入台积电3nm制程。

英特尔的新GPU会在明年采用台积电的3nm制程，AMD的Zen 5架构部份产品已确定采用台积电3nm制程，不过要等到2024年。此外，英伟达、联发科、高通、博通等大客户，同样会在2024年采用3nm制程量产各自的新产品。

虽然业界普遍看好台积电，但就今年而言，确定采用该公司3nm制程量产芯片的也只有苹果，其它公司大多要等到2024年，这样一来，三星似乎还是有较多时间去争取客户的，相对于在7nm、5nm量产时的客户争夺战而言，三星在3nm处的操作空间或许更大一些。

复杂的3nm制程工艺

台积电3nm制程仍延用FinFET晶体管架构，其主要优势在于可充分发挥EUV技术优异的光学能力，以及符合预期的良率表现，减少光罩缺陷及制程堆栈误差，并降低整体成本。

近两年，台积电为3nm（N3）制程量产做了很多准备工作，不止今年量产的制程，该公司还为今后几年要量产的3nm制程衍生了四种N3工艺，包括N3E，N3P，N3S和N3X，将在未来几年内陆续推出。这些N3变体旨在为超高性能应用提供改进的工艺窗口、更高性能、更高的晶体管密度和增强的电压。所有这些技术都将支持FinFlex，这是台积电新推出的工艺技术，大大提高了设计灵活性，并允许芯片设计人员精确优化性能、功耗和成本。

N3将在今年下半年量产，主要用于生产苹果的手机和平板电脑处理器，不过，N3是为特定类型应用量身定制的，它具有相对较窄的工艺窗口，在良率方面并不适合所有应用。N3E则解决了这个问题，它提高了性能，降低了功耗，并增加了工艺窗口，从而提高了产量，但N3E的逻辑密度略有降低，与N5相比，N3E的功耗（在相同的性能和复杂性下）将降低34%或性能提高18%（在相同的功耗和复杂性下），并将逻辑晶体管密度提高1.6倍。总的来说，N3E比N3更通用。N3E的风险生产在2022年第二或第三季度开始，量产时间定于2023年中期，预计商用N3E制程芯片将在2023年底或2024年初上市。

N3E之后，台积电将在2024年推出N3P和N3S，该公司没有透露与N3相比，这些增强版本将提供哪些改进。

对于那些无论功耗和成本如何都要超高性能的客户，台积电将提供N3X，除了支持高驱动电流和电压，该公司没有透露该节点的细节。

针对N3，台积电推出了FinFlex技术。FinFlex允许芯片设计人员精确定制其构建模块，以实现更高的性能、更高的密度和更低的功耗。基于FinFET工艺，芯片设计人员可以在使用不同晶体管的不同库之间进行选择，当开发人员需要以牺牲性能为代价来最小化芯片尺寸并节省功耗时，他们使用双栅极单翅片鳍式FET（见下图）。但是，当他们需要在芯片尺寸和更高功耗的权衡下最大限度地提高性能时，他们会使用三栅极双翅片晶体管，当开发人员需要更平衡的参数时，他们可以使用双栅极双翅片鳍式FET。

目前，芯片设计人员必须使用一种晶体管类型，例如，CPU内核可以使用3-2个FinFET来实现（如上图所示），以使其运行得更快，或者使用2-1个FinFET来降低其功耗和占用空间，但它并不是所有情况的理想选择，特别是3nm节点，使用起来会比现有技术更昂贵。

FinFlex技术允许芯片设计人员在一个模块内混合和匹配不同类型的FinFET，以精确定制性能、功耗和面积。对于像CPU内核这样的复杂结构，这种优化可以提高内核性能，同时优化芯片尺寸。FinFlex是优化N3节点性能、功耗和成本的好方法，这项技术使FinFET的灵活性更接近于基于纳米片的GAAFET，后者可提供可调节的通道宽度，以获得更高的性能或更低的功耗。

三星方面，不同于台积电FinFET架构，该公司的3nm制程采用多桥通道场效晶体管（MBCFET）的GAAFET专利技术，能以更高效能和更小芯片尺寸来实现更佳的功耗表现。

三星3nm制程工艺分为两代，目前量产的是3nm GAE，与5nm制程相比，降低了45%的功耗，减少16%的面积，提升了23%的性能。第二代3nm GAP工艺可以降低50%的功耗，提升30%的性能，面积减少35%，效果更好，预计2024年量产。

三星在2021年晶圆代工论坛中指出，与5nm制程相比，采用GAAFET架构的3nm制程在功耗、性能和面积（PPA）方面所达到的优化效益，与其第二代3nm制程相同。业界认为，三星量产的第一代3nm应该未达到预期的制程微缩目标，2023年量产的第二代3nm工艺才能算是真正的完整版本。

投巨资建设晶圆厂

与7nm、5nm相比，建设3nm制程晶圆厂所需的资金投入量更大，这方面，也只有三星、台积电和英特尔这三家厂商能够应付得了。

以台积电为例，该公司董事长刘德音曾经表示，在3nm制程上，在南科厂的累计投资将超过 2万亿元新台币，目标是3nm量产时，12英寸晶圆月产能超过60万片。60万片的月产能，这是一个非常惊人的数字，不过，在量产初期是达不到的，需要一个过程。据Digitimes报道，台积电3nm制程芯片在2022年下半年开始量产，单月产能5.5万片起，2023年，将达到10.5万片。

台积电在台南科学园区有3座晶圆厂，分别是Fab 14厂、Fab 18厂和Fab 6厂，前两座是12英寸晶圆厂，后一座是8英寸晶圆厂。Fab 18厂是5nm制程工艺的主要生产基地。而除了5nm工艺，台积电3nm制程工艺的工厂，也建在台南科学园区内，他们在2016年就公布了建厂计划，工厂靠近5nm制程工艺的主要生产基地Fab 18厂。台积电针对3nm制程打造的Fab 18B厂开始进入量产后，包括Fab 18厂区的P7~P9厂的3nm晶圆厂兴建计划也已启动。

三星方面，2020年初，该公司就开始其新建的V1晶圆工厂的大规模生产，成为业内首批完全使用6LPP和7LPP制造工艺的纯EUV生产线。而该工厂也是三星3nm制程的主阵地。V1晶圆厂位于韩国华城、毗邻 S3。三星于2018年2月开始建造V1，并于2019 下半年开始芯片的测试生产。过去两年里，该公司一直在扩大V1晶圆厂的产能规模，为3nm量产做准备。

面对巨额投入，大厂也要精打细算

要想实现3nm制程量产，巨额投入是必不可少的，特别是购买相关设备的资金量巨大，即使是台积电这样的厂商也不得不精打细算。

为了控制成本，台积电专门制定了EUV改善计划，并改良EUV光刻机设计，以及导入先进封装，以求更多客户愿意采用3nm制程。

EUV设备耗电量是DUV的10倍。台积电通过设备程序修正，将EUV光脉冲能量优化，并重新设计反射结构，有效提了3%反射率。台积电还分析二氧化碳雷射系统放大器的运转数据，采用变动频率取代固定频率的方式，提升了EUV设备5%的能源使用效率。这些工作主要就是针对3nm制程的。

另外，台积电有望启动EUV持续改善计划（CIP），目的是增加芯片尺寸的同时，减少EUV光罩使用道数。以ASML的NXE：3600D为例，其价格高达1.4～1.5亿美元，每小时可处理160片12英寸晶圆，4nm制程上，EUV光罩大约在14层之内，而3nm制程将达到25层，导致成本暴增。

通过CIP，有望将光罩降至20层，虽然芯片尺寸将略为增加，但是有助于降低生产成本和晶圆代工报价。

除了制造，3nm芯片封装也是一大挑战，届时，3D封装技术将全面导入量产，同时，随着3nm制程技术和成本的增加，Chiplet堆叠和封装技术也将大面积铺开。这些都使得台积电需要投入更多的资源和精力。

正是因为存在这样的状况和趋势，需要更多的合作。有媒体报道，台积电已将2.5D封装技术CoWoS（Chip On Wafer On Substrate）业务的部分流程（On Substrate，简称oS）外包给了OSAT厂商，主要集中在小批量定制产品方面。而类似的合作模式预计将在未来的3D IC封装中继续存在。

台积电拥有高度自动化的晶圆级封装技术，而oS流程无法实现自动化的部分较多，需要更多人力，而日月光（ASE）、硅品、安靠（Amkor）等顶尖OSAT厂商在oS流程处理方面的经验更多。

在封装业务方面，台积电最赚钱的是晶圆级SiP技术，如CoW和WoW，其次是FOWLP和InFO，而oS的利润最低。由于Chiplet需求显着增长，预计台积电会将更多的低利润封装业务交给OSAT。